vsf_pl011_usart_reg_t Struct Reference

#include <vsf_pl011_uart_reg.h>

Public Member Functions
	VSF_DEF_REG (UARTDR, 32, __IOM reg32_t DATA :8;__IOM reg32_t FE :1;__IOM reg32_t PE :1;__IOM reg32_t BE :1;__IOM reg32_t OE :1;)
	REG_RSVD_N (32, 4)
	VSF_DEF_REG (UARTFR, 32, __IOM reg32_t CTS :1;__IOM reg32_t DSR :1;__IOM reg32_t DCD :1;__IOM reg32_t BUSY :1;__IOM reg32_t RXFE :1;__IOM reg32_t TXFF :1;__IOM reg32_t RXFF :1;__IOM reg32_t TXFE :1;__IOM reg32_t RI :1;)
	REG_RSVD_N (32, 1)
	VSF_DEF_REG (UARTILPR, 32, __IOM reg32_t ILPDVSR :8;)
	VSF_DEF_REG (UARTIBRD, 32, __IOM reg32_t BAUD_DIVINT :16;)
	VSF_DEF_REG (UARTFBRD, 32, __IOM reg32_t BAUD_DIVFRAC :5;)
	VSF_DEF_REG (UARTLCR_H, 32, __IOM reg32_t BRK :1;__IOM reg32_t PEN :1;__IOM reg32_t EPS :1;__IOM reg32_t STP2 :1;__IOM reg32_t FEN :1;__IOM reg32_t WLEN :2;__IOM reg32_t SPS :1;)
	VSF_DEF_REG (UARTCR, 32, __IOM reg32_t UARTEN :1;__IOM reg32_t SIREN :1;__IOM reg32_t SIRLP :1;__IOM reg32_t RESERVED :4;__IOM reg32_t LBE :1;__IOM reg32_t TXE :1;__IOM reg32_t RXE :1;__IOM reg32_t DTR :1;__IOM reg32_t RTS :1;__IOM reg32_t OUT1 :1;__IOM reg32_t OUT2 :1;__IOM reg32_t RTSEN :1;__IOM reg32_t CTSEN :1;)
	VSF_DEF_REG (UARTIFLS, 32, __IOM reg32_t TXIFLSEL :3;__IOM reg32_t RXIFLSEL :3;)
	VSF_DEF_REG (UARTIMSC, 32, __IOM reg32_t RIMIM :1;__IOM reg32_t CTSMIM :1;__IOM reg32_t DCDMIM :1;__IOM reg32_t DSRMIM :1;__IOM reg32_t RXIM :1;__IOM reg32_t TXIM :1;__IOM reg32_t RTIM :1;__IOM reg32_t FEIM :1;__IOM reg32_t PEIM :1;__IOM reg32_t BEIM :1;__IOM reg32_t OEIM :1;)
	VSF_DEF_REG (UARTRIS, 32, __IM reg32_t RIRMIS :1;__IM reg32_t CTSRMIS :1;__IM reg32_t DCDRMIS :1;__IM reg32_t DSRRMIS :1;__IM reg32_t RXRIS :1;__IM reg32_t TXRIS :1;__IM reg32_t RTRIS :1;__IM reg32_t FERIS :1;__IM reg32_t PERIS :1;__IM reg32_t BERIS :1;__IM reg32_t OERIS :1;)
	VSF_DEF_REG (UARTMIS, 32, __IM reg32_t RIMMIS :1;__IM reg32_t CTSMMIS :1;__IM reg32_t DCDMMIS :1;__IM reg32_t DSRMMIS :1;__IM reg32_t RXMIS :1;__IM reg32_t TXMIS :1;__IM reg32_t RTMIS :1;__IM reg32_t FEMIS :1;__IM reg32_t PEMIS :1;__IM reg32_t BEMIS :1;__IM reg32_t OEMIS :1;)
	VSF_DEF_REG (UARTICR, 32, __OM reg32_t RIMIC :1;__OM reg32_t CTSMIC :1;__OM reg32_t DCDMMIC :1;__OM reg32_t DSRMMIC :1;__OM reg32_t RXIC :1;__OM reg32_t TXIC :1;__OM reg32_t RTIC :1;__OM reg32_t FEIC :1;__OM reg32_t PEIC :1;__OM reg32_t BEIC :1;__OM reg32_t OEIC :1;)
	VSF_DEF_REG (UARTDMACR, 32, __IOM reg32_t RXDMAE :1;__IOM reg32_t TXDMAE :1;__IOM reg32_t DMAONERR :1;)

Data Fields
union {
};

Member Function Documentation

VSF_DEF_REG() [1/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTDR	,
		32	,
		__IOM reg32_t DATA :8;__IOM reg32_t FE :1;__IOM reg32_t PE :1;__IOM reg32_t BE :1;__IOM reg32_t OE :1;
	)

REG_RSVD_N() [1/2]

vsf_pl011_usart_reg_t::REG_RSVD_N	(	32	,
		4
	)

VSF_DEF_REG() [2/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTFR	,
		32	,
		__IOM reg32_t CTS :1;__IOM reg32_t DSR :1;__IOM reg32_t DCD :1;__IOM reg32_t BUSY :1;__IOM reg32_t RXFE :1;__IOM reg32_t TXFF :1;__IOM reg32_t RXFF :1;__IOM reg32_t TXFE :1;__IOM reg32_t RI :1;
	)

REG_RSVD_N() [2/2]

vsf_pl011_usart_reg_t::REG_RSVD_N	(	32	,
		1
	)

VSF_DEF_REG() [3/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTILPR	,
		32	,
		__IOM reg32_t ILPDVSR :8;
	)

VSF_DEF_REG() [4/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTIBRD	,
		32	,
		__IOM reg32_t BAUD_DIVINT :16;
	)

VSF_DEF_REG() [5/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTFBRD	,
		32	,
		__IOM reg32_t BAUD_DIVFRAC :5;
	)

VSF_DEF_REG() [6/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTLCR_H	,
		32	,
		__IOM reg32_t BRK :1;__IOM reg32_t PEN :1;__IOM reg32_t EPS :1;__IOM reg32_t STP2 :1;__IOM reg32_t FEN :1;__IOM reg32_t WLEN :2;__IOM reg32_t SPS :1;
	)

VSF_DEF_REG() [7/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTCR	,
		32	,
		__IOM reg32_t UARTEN :1;__IOM reg32_t SIREN :1;__IOM reg32_t SIRLP :1;__IOM reg32_t RESERVED :4;__IOM reg32_t LBE :1;__IOM reg32_t TXE :1;__IOM reg32_t RXE :1;__IOM reg32_t DTR :1;__IOM reg32_t RTS :1;__IOM reg32_t OUT1 :1;__IOM reg32_t OUT2 :1;__IOM reg32_t RTSEN :1;__IOM reg32_t CTSEN :1;
	)

VSF_DEF_REG() [8/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTIFLS	,
		32	,
		__IOM reg32_t TXIFLSEL :3;__IOM reg32_t RXIFLSEL :3;
	)

VSF_DEF_REG() [9/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTIMSC	,
		32	,
		__IOM reg32_t RIMIM :1;__IOM reg32_t CTSMIM :1;__IOM reg32_t DCDMIM :1;__IOM reg32_t DSRMIM :1;__IOM reg32_t RXIM :1;__IOM reg32_t TXIM :1;__IOM reg32_t RTIM :1;__IOM reg32_t FEIM :1;__IOM reg32_t PEIM :1;__IOM reg32_t BEIM :1;__IOM reg32_t OEIM :1;
	)

VSF_DEF_REG() [10/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTRIS	,
		32	,
		__IM reg32_t RIRMIS :1;__IM reg32_t CTSRMIS :1;__IM reg32_t DCDRMIS :1;__IM reg32_t DSRRMIS :1;__IM reg32_t RXRIS :1;__IM reg32_t TXRIS :1;__IM reg32_t RTRIS :1;__IM reg32_t FERIS :1;__IM reg32_t PERIS :1;__IM reg32_t BERIS :1;__IM reg32_t OERIS :1;
	)

VSF_DEF_REG() [11/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTMIS	,
		32	,
		__IM reg32_t RIMMIS :1;__IM reg32_t CTSMMIS :1;__IM reg32_t DCDMMIS :1;__IM reg32_t DSRMMIS :1;__IM reg32_t RXMIS :1;__IM reg32_t TXMIS :1;__IM reg32_t RTMIS :1;__IM reg32_t FEMIS :1;__IM reg32_t PEMIS :1;__IM reg32_t BEMIS :1;__IM reg32_t OEMIS :1;
	)

VSF_DEF_REG() [12/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTICR	,
		32	,
		__OM reg32_t RIMIC :1;__OM reg32_t CTSMIC :1;__OM reg32_t DCDMMIC :1;__OM reg32_t DSRMMIC :1;__OM reg32_t RXIC :1;__OM reg32_t TXIC :1;__OM reg32_t RTIC :1;__OM reg32_t FEIC :1;__OM reg32_t PEIC :1;__OM reg32_t BEIC :1;__OM reg32_t OEIC :1;
	)

VSF_DEF_REG() [13/13]

vsf_pl011_usart_reg_t::VSF_DEF_REG	(	UARTDMACR	,
		32	,
		__IOM reg32_t RXDMAE :1;__IOM reg32_t TXDMAE :1;__IOM reg32_t DMAONERR :1;
	)

Field Documentation

[union]

union { ... } vsf_pl011_usart_reg_t